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一种数据交互的方法、系统、设备及介质与流程

文档序号:24942061发布日期:2021-05-04 11:35
一种数据交互的方法、系统、设备及介质与流程

本发明涉及数据传输领域,更具体地,特别是指一种数据交互的方法、系统、计算机设备及可读介质。



背景技术:

pcie(peripheralcomponentinterfaceexpress,总线和接口标准)具有高带宽、低延时、pcb(printedcircuitboard,印刷电路板)布线简单等特点,是现在仪器内部主流的总线接口。但pcie协议复杂,连接较多的设备需要switch(转换)芯片等,整机内部数量众多的设备如果直接使用pcie总线,不仅每个设备接口电路复杂,还造成pcie总线资源浪费,但如果使用传统的spi(serialperipheralinterface,串行外设接口)等低速总线又会严重影响设备数据传输速度。



技术实现要素:

有鉴于此,本发明实施例的目的在于提出一种数据交互的方法、系统、计算机设备及计算机可读存储介质,通过引入设定好的fpga模块作为pcie总线和低速设备的过渡,结合fpga与pcie技术解决了低速设备导致设备性能下降的问题。

基于上述目的,本发明实施例的一方面提供了一种数据交互的方法,包括如下步骤:在控制设备与被控设备之间设置fpga,并判断所述控制设备是否存在数据需要传输到对应的被控设备;响应于所述控制设备存在数据需要传输到对应的被控设备,向所述fpga发送直接内存访问传输请求;响应于fpga接收到所述直接内存访问传输请求,向对应的被控设备传输对应的数据并解析所述直接内存访问传输请求的片选信号和读/写使能信号;以及根据所述读/写使能信号确定操作指令,并根据所述片选信号将所述操作指令发送到对应的被控设备。

在一些实施方式中,所述向对应的被控设备传输对应的数据并解析所述直接内存访问传输请求的片选信号和读/写使能信号包括:判断所述直接内存访问缓冲区的读地址指针与写地址指针的差是否为一;以及响应于所述直接内存访问缓冲区的读地址指针与写地址指针的差不为一,按照顺序封装直接内存访问数据流,并将封装好的数据包通过总线进行传输。

在一些实施方式中,所述向对应的被控设备传输对应的数据并解析所述直接内存访问传输请求的片选信号和读/写使能信号包括:根据数据流结尾标识位判断所述数据流是否传输完成;以及响应于所述数据流传输完成,将所述直接内存访问缓冲区的写指针加一,并将当前地址指针封装并发送给设备驱动程序。

在一些实施方式中,方法还包括:响应于所述数据流传输完成,产生中断信号,并通过解析接收到的数据包获取直接内存访问读地址指针。

本发明实施例的另一方面,还提供了一种数据交互系统,包括:设置模块,配置用于在控制设备与被控设备之间设置fpga,并判断所述控制设备是否存在数据需要传输到对应的被控设备;发送模块,配置用于响应于所述控制设备存在数据需要传输到对应的被控设备,向所述fpga发送直接内存访问传输请求;传输模块,配置用于响应于fpga接收到所述直接内存访问传输请求,向对应的被控设备传输对应的数据并解析所述直接内存访问传输请求的片选信号和读/写使能信号;以及实行模块,配置用于根据所述读/写使能信号确定操作指令,并根据所述片选信号将所述操作指令发送到对应的被控设备。

在一些实施方式中,所述传输模块配置用于:判断所述直接内存访问缓冲区的读地址指针与写地址指针的差是否为一;以及响应于所述直接内存访问缓冲区的读地址指针与写地址指针的差不为一,按照顺序封装直接内存访问数据流,并将封装好的数据包通过总线进行传输。

在一些实施方式中,所述传输模块配置用于:根据数据流结尾标识位判断所述数据流是否传输完成;以及响应于所述数据流传输完成,将所述直接内存访问缓冲区的写指针加一,并将当前地址指针封装并发送给设备驱动程序。

在一些实施方式中,系统还包括:中断模块,配置用于响应于所述数据流传输完成,产生中断信号,并通过解析接收到的数据包获取直接内存访问读地址指针。

本发明实施例的又一方面,还提供了一种计算机设备,包括:至少一个处理器;以及存储器,所述存储器存储有可在所述处理器上运行的计算机指令,所述指令由所述处理器实行时实现如上方法的步骤。

本发明实施例的再一方面,还提供了一种计算机可读存储介质,计算机可读存储介质存储有被处理器实行时实现如上方法步骤的计算机程序。

本发明具有以下有益技术效果:通过引入设定好的fpga模块作为pcie总线和低速设备的过渡,结合fpga与pcie技术解决了低速设备导致设备性能下降的问题。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地先容,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的实施例。

图1为本发明提供的数据交互的方法的实施例的示意图;

图2为本发明实施例中pcie总线模块中数据传输的流程图;

图3为本发明实施例中本地总线控制模块的工作流程图;

图4为本发明提供的数据交互的计算机设备的实施例的硬件结构示意图;

图5为本发明提供的数据交互的计算机存储介质的实施例的示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白,以下结合具体实施例,并参照附图,对本发明实施例进一步详细说明。

需要说明的是,本发明实施例中所有使用“第一”和“第二”的表述均是为了区分两个相同名称非相同的实体或者非相同的参量,可见“第一”“第二”仅为了表述的方便,不应理解为对本发明实施例的限定,后续实施例对此不再一一说明。

基于上述目的,本发明实施例的第一个方面,提出了一种数据交互的方法的实施例。图1示出的是本发明提供的数据交互的方法的实施例的示意图。如图1所示,本发明实施例包括如下步骤:

s1、在控制设备与被控设备之间设置fpga(field-programmablegatearray,现场可编程门阵列),并判断控制设备是否存在数据需要传输到对应的被控设备;

s2、响应于控制设备存在数据需要传输到对应的被控设备,向fpga发送直接内存访问传输请求;

s3、响应于fpga接收到直接内存访问传输请求,向对应的被控设备传输对应的数据并解析直接内存访问传输请求的片选信号和读/写使能信号;以及

s4、根据读/写使能信号确定操作指令,并根据片选信号将操作指令发送到对应的被控设备。

本发明实施例通过设置fpga桥,并将fpga桥设置在pcie总线端口和低速设备之间,从而解决了低速设备导致仪器性能下降的问题。其中,fpga桥由pcie总线控制模块和本地总线控制模块组成,pcie总线控制模块用于cpu和fpga之间的数据交互;本地总线控制模块用于实现cpu命令的解析、控制低速设备的状态,完成cpu与低速设备之间的数据交互。通过fpga桥的协调,可提升内部总线带宽。

fpga为与pcie总线直连的一个高速设备;另一方面,众多的低速设备连接在fpga实现的pcie设备下。在这个新的硬件体系结构中,cpu把fpga看成一个普通的高速本地设备,cpu以高速时序对fpga进行操作,同时fpga管理众多低速设备,解析cpu对低速设备发出的操作命令。fpga可实现cpu高速时序与低速设备时序之间的实时转换,本质上,fpga是一个时序转换器。

在控制设备与被控设备之间设置fpga,并判断控制设备是否存在数据需要传输到对应的被控设备。响应于控制设备存在数据需要传输到对应的被控设备,向fpga发送直接内存访问传输请求。本发明实施例中控制设备为cpu,被控设备为低速设备。当有数据需要传输时,应用程序向pcie接口模块发起一个dma(directmemoryaccess,直接内存访问)传输请求。

响应于fpga接收到直接内存访问传输请求,传输对应的数据并解析直接内存访问传输请求的片选信号和读/写使能信号。

在一些实施方式中,所述向对应的被控设备传输对应的数据并解析所述直接内存访问传输请求的片选信号和读/写使能信号包括:根据数据流结尾标识位判断所述数据流是否传输完成;以及响应于所述数据流传输完成,将所述直接内存访问缓冲区的写指针加一,并将当前地址指针封装并发送给设备驱动程序。接口模块按照tlp字节顺序封装dma数据流,封装好的数据包通过总线出去,并通过数据流结尾标识位判断此次dma传输是否完成,如果完成,缓冲区地址队列写指针加1,同时当前地址指针封装成tlp包发送给设备驱动程序。

在一些实施方式中,方法还包括:响应于所述数据流传输完成,产生中断信号,并通过解析接收到的数据包获取直接内存访问读地址指针。当一次dma传输完成后,产生一次中断信号,然后通过解析接收到的tlp数据包获得dma读地址指针。

pcie总线模块的中断支撑两个中断向量输入,向量00为dma写中断向量,01为dma读中断向量。在初始化时,主机使能msi中断使能信号,当cfg_interrupt_msienable信号为1时,表示pcie设备支撑msi中断方式。当需要发起中断时,使能cfg_interrupt和cfg_interrupt_rdy信号,两个信号同时有效后,pcieip核将中断报文发送至主机,实现中断申请。

图2示出的是本发明实施例中pcie总线模块中数据传输的流程图。如图2所示,接收到dma传输请求后,判断dma缓冲区是否已满,如果是,则发送阻塞信号到dma缓冲区,如果否,则响应dma缓存区请求。然后封装并发送tlp(事物层)包,判断依次dma是否传输完成,如果是,则产生中断,如果否,则继续发送tlp包。产生中断后,dma写指针加一,向驱动程序发送写指针,并更新dma写指针。同时也接收响应中断的tlp,并更新dma读指针。

在一些实施方式中,所述向对应的被控设备传输对应的数据并解析所述直接内存访问传输请求的片选信号和读/写使能信号包括:判断所述直接内存访问缓冲区的读地址指针与写地址指针的差是否为一;以及响应于所述直接内存访问缓冲区的读地址指针与写地址指针的差不为一,按照顺序封装直接内存访问数据流,并将封装好的数据包通过总线进行传输。可以先判断dma缓冲区是否已满,可通过缓冲区读写地址指针差值判断。如果缓冲区读写地址指针差为1,此时缓冲区已满,pcie接口模块会阻塞数据缓存,反之,接口模块响应传输请求并启动dma传输。

根据读/写使能信号确定操作指令,并根据片选信号将操作指令发送到对应的被控设备。

本地总线控制模块根据仪器内部需要接入的低速外设数量和实现的功能,给每个设备分配适宜的读写地址空间。本地总线控制模块接收到ip核的数据,可解析出此命令是要进行读或写操作。在仪器中,数个低速设备都是直接与本地总线中的各条信号相连。这些设备共用地址总线(addr)、数据总线(data)以及控制总线中的读/写使能(rd/we#),但是片选信号(cs#)不是共用,而是相互独立的。cpu用这些独立的片选信号来对不同的设备进行访问。

当cpu要和设备1进行数据传输时,它就使cs0#有效(低有效)。当设备1检测到cs0#有效,同时设备还会控制线rd/we#高低电平,以此来判断cpu是发起读操作还是写操作。判断完毕后,设备1就会响应cpu的读写操作。

图3示出的是本发明实施例中本地总线控制模块的工作流程图。如图3所示,fpgaip核收发数据,控制模块解析这些数据,判断这些数据是否为写操作,如果是,低速设备根据这些数据进行写操作,如果否,低速设备准备数据,然后拉高片选信号,控制模块回读数据,进入下一个循环。

本发明通过在pcie总线和低速设备之间增加fpga,结合fpga与pcie技术能够解决了低速设备导致设备性能下降的问题,比起pcie设备需要使用多片复杂的switch芯片,本发明简化了接口电路设计。

需要特别指出的是,上述数据交互的方法的各个实施例中的各个步骤均可以相互交叉、替换、增加、删减,因此,这些合理的排列组合变换之于数据交互的方法也应当属于本发明的保护范围,并且不应将本发明的保护范围局限在实施例之上。

基于上述目的,本发明实施例的第二个方面,提出了一种数据交互的系统,包括:设置模块,配置用于在控制设备与被控设备之间设置fpga,并判断所述控制设备是否存在数据需要传输到对应的被控设备;发送模块,配置用于响应于所述控制设备存在数据需要传输到对应的被控设备,向所述fpga发送直接内存访问传输请求;传输模块,配置用于响应于fpga接收到所述直接内存访问传输请求,向对应的被控设备传输对应的数据并解析所述直接内存访问传输请求的片选信号和读/写使能信号;以及实行模块,配置用于根据所述读/写使能信号确定操作指令,并根据所述片选信号将所述操作指令发送到对应的被控设备。

在一些实施方式中,所述传输模块配置用于:判断所述直接内存访问缓冲区的读地址指针与写地址指针的差是否为一;以及响应于所述直接内存访问缓冲区的读地址指针与写地址指针的差不为一,按照顺序封装直接内存访问数据流,并将封装好的数据包通过总线进行传输。

在一些实施方式中,所述传输模块配置用于:根据数据流结尾标识位判断所述数据流是否传输完成;以及响应于所述数据流传输完成,将所述直接内存访问缓冲区的写指针加一,并将当前地址指针封装并发送给设备驱动程序。

在一些实施方式中,系统还包括:中断模块,配置用于响应于所述数据流传输完成,产生中断信号,并通过解析接收到的数据包获取直接内存访问读地址指针。

基于上述目的,本发明实施例的第三个方面,提出了一种计算机设备,包括:至少一个处理器;以及存储器,存储器存储有可在处理器上运行的计算机指令,指令由处理器实行以实现如下步骤:s1、在控制设备与被控设备之间设置fpga,并判断控制设备是否存在数据需要传输到对应的被控设备;s2、响应于控制设备存在数据需要传输到对应的被控设备,向fpga发送直接内存访问传输请求;s3、响应于fpga接收到直接内存访问传输请求,向对应的被控设备传输对应的数据并解析直接内存访问传输请求的片选信号和读/写使能信号;以及s4、根据读/写使能信号确定操作指令,并根据片选信号将操作指令发送到对应的被控设备。

在一些实施方式中,所述向对应的被控设备传输对应的数据并解析所述直接内存访问传输请求的片选信号和读/写使能信号包括:判断所述直接内存访问缓冲区的读地址指针与写地址指针的差是否为一;以及响应于所述直接内存访问缓冲区的读地址指针与写地址指针的差不为一,按照顺序封装直接内存访问数据流,并将封装好的数据包通过总线进行传输。

在一些实施方式中,所述向对应的被控设备传输对应的数据并解析所述直接内存访问传输请求的片选信号和读/写使能信号包括:根据数据流结尾标识位判断所述数据流是否传输完成;以及响应于所述数据流传输完成,将所述直接内存访问缓冲区的写指针加一,并将当前地址指针封装并发送给设备驱动程序。

在一些实施方式中,步骤还包括:响应于所述数据流传输完成,产生中断信号,并通过解析接收到的数据包获取直接内存访问读地址指针。

如图4所示,为本发明提供的上述数据交互的计算机设备的一个实施例的硬件结构示意图。

以如图4所示的装置为例,在该装置中包括一个处理器201以及一个存储器202,并还可以包括:输入装置203和输出装置204。

处理器201、存储器202、输入装置203和输出装置204可以通过总线或者其他方式连接,图4中以通过总线连接为例。

存储器202作为一种非易失性计算机可读存储介质,可用于存储非易失性App程序、非易失性计算机可实行程序以及模块,如本申请实施例中的数据交互的方法对应的程序指令/模块。处理器201通过运行存储在存储器202中的非易失性App程序、指令以及模块,从而实行服务器的各种功能应用以及数据处理,即实现上述方法实施例的数据交互的方法。

存储器202可以包括存储程序区和存储数据区,其中,存储程序区可存储操作系统、至少一个功能所需要的应用程序;存储数据区可存储根据数据交互的方法的使用所创建的数据等。此外,存储器202可以包括高速随机存取存储器,还可以包括非易失性存储器,例如至少一个磁盘存储器件、闪存器件、或其他非易失性固态存储器件。在一些实施例中,存储器202可选包括相对于处理器201远程设置的存储器,这些远程存储器可以通过网络连接至本地模块。上述网络的实例包括但不限于互联网、企业内部网、局域网、移动通信网及其组合。

输入装置203可接收输入的用户名和密码等信息。输出装置204可包括显示屏等显示设备。

一个或者多个数据交互的方法对应的程序指令/模块存储在存储器202中,当被处理器201实行时,实行上述任意方法实施例中的数据交互的方法。

实行上述数据交互的方法的计算机设备的任何一个实施例,可以达到与之对应的前述任意方法实施例相同或者相类似的效果。

本发明还提供了一种计算机可读存储介质,计算机可读存储介质存储有被处理器实行时实行如上方法的计算机程序。

如图5所示,为本发明提供的上述数据交互的计算机存储介质的一个实施例的示意图。以如图5所示的计算机存储介质为例,计算机可读存储介质3存储有被处理器实行时实行如上方法的计算机程序31。

最后需要说明的是,本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程,可以通过计算机程序来指令相关硬件来完成,数据交互的方法的程序可存储于一计算机可读取存储介质中,该程序在实行时,可包括如上述各方法的实施例的流程。其中,程序的存储介质可为磁碟、光盘、只读存储记忆体(rom)或随机存储记忆体(ram)等。上述计算机程序的实施例,可以达到与之对应的前述任意方法实施例相同或者相类似的效果。

以上是本发明公开的示例性实施例,但是应当注意,在不背离权利要求限定的本发明实施例公开的范围的前提下,可以进行多种改变和修改。根据这里描述的公开实施例的方法权利要求的功能、步骤和/或动作不需以任何特定顺序实行。此外,尽管本发明实施例公开的元素可以以个体形式描述或要求,但除非明确限制为单数,也可以理解为多个。

应当理解的是,在本文中使用的,除非上下文清楚地支撑例外情况,单数形式“一个”旨在也包括复数形式。还应当理解的是,在本文中使用的“和/或”是指包括一个或者一个以上相关联地列出的项目的任意和所有可能组合。

上述本发明实施例公开实施例序号仅仅为了描述,不代表实施例的优劣。

本领域普通技术人员可以理解实现上述实施例的全部或部分步骤可以通过硬件来完成,也可以通过程序来指令相关的硬件完成,程序可以存储于一种计算机可读存储介质中,上述提到的存储介质可以是只读存储器,磁盘或光盘等。

所属领域的普通技术人员应当理解:以上任何实施例的讨论仅为示例性的,并非旨在暗示本发明实施例公开的范围(包括权利要求)被限于这些例子;在本发明实施例的思路下,以上实施例或者不同实施例中的技术特征之间也可以进行组合,并存在如上的本发明实施例的不同方面的许多其它变化,为了简明它们没有在细节中提供。因此,凡在本发明实施例的精神和原则之内,所做的任何省略、修改、等同替换、改进等,均应包含在本发明实施例的保护范围之内。

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