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存储器器件的制作方法

文档序号:24933998发布日期:2021-05-04 11:24
存储器器件的制作方法

本发明的实施例涉及存储器器件。



背景技术:

诸如磁性随机存取存储器(mram)、相变随机存取存储器(pram)、电阻随机存取存储器(rram)等基于电阻的存储器器件(reram)可以通过对其包含的单元的电阻进行编程来存储数据。在磁随机存取存储器的常规读取操作中,一种方法是将电流从感测放大器传递到磁阻元件,将由磁阻元件的电阻引起的电流差转换为感测放大器中晶体管中的电压降的差,并将差等放大。然而,元件的电阻的变化引起电流的巨大波动,并且本质上导致大的读取错误率。



技术实现要素:

根据本发明的一个方面,提供了一种存储器器件,包括:多个感测放大器;多个存储器单元,分别耦接到多个感测放大器的第一输入;以及多个参考单元,分别耦接到多个感测放大器的第二输入;其中,多个参考单元彼此耦接。

根据本发明的另一个方面,提供了一种存储器器件,包括:多个感测放大器;以及多个参考单元,彼此并联耦接,其中,多个参考单元中的每个均与列中的多个感测放大器中的一个耦接,其中,多个参考单元中的每个包括具有与第一逻辑值相对应的高电阻的至少一个第一电阻元件、具有与第二逻辑值相对应的低电阻的至少一个第二电阻元件或其组合。

根据本发明的又一个方面,提供了一种存储器器件,包括:多个感测放大器的第一组和多个感测放大器的第二组;多个第一参考单元,其中,多个第一参考单元中的钉扎层部分耦接到多个感测放大器的第一组;以及多个第二参考单元,其中,多个第二参考单元中的自由层部分耦接到多个感测放大器的第二组。

附图说明

当结合附图进行阅读时,从以下详细描述可最佳理解本发明的各个方面。应该强调,根据工业中的标准实践,各个部件未按比例绘制并且仅用于说明的目的。实际上,为了清楚的讨论,各个部件的尺寸可以任意地增大或减小。

图1是根据本公开的各种实施例的存储器器件的示意图。

图2是根据本公开的其他实施例的存储器器件的示意图。

图3是根据本公开的其他实施例的存储器器件的示意图。

图4是根据本公开的其他实施例的存储器器件的示意图。

图5是根据本公开的各种实施例的存储器器件的示意图。

图6是根据本公开的其他实施例的存储器器件的示意图。

图7是根据本公开的其他实施例的存储器器件的示意图。

图8是根据本公开的各种实施例的存储器器件的示意图。

图9是根据本公开的各种实施例的存储器器件的示意图。

图10a至图10b是根据本公开的各种实施例的具有高电阻值和低电阻值的电阻元件的示意图。

图11是根据本公开的各种实施例的存储器器件的示意图。

图12是根据本公开的其他实施例的存储器器件的示意图。

图13是根据本公开的其他实施例的存储器器件的示意图。

图14是根据本公开的各种实施例的存储器器件的示意图。

图15是根据本公开的一些实施例的方法的流程图。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然,这些仅是实例而不旨在限制。例如,在以下描述中,在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例,并且也可以包括在第一部件和第二部件之间可以形成额外的部件,从而使得第一部件和第二部件可以不直接接触的实施例。此外,本公开可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的,并且其本身不指示讨论的各个实施例和/或配置之间的关系。

在本说明书中使用的术语通常具有本领域和在使用每个术语的特定上下文中的普通含义。在本说明书中使用示例(包括本文讨论的任何术语的示例)仅是说明性的,绝不限制本公开或任何示例性术语的范围和含义。同样,本公开不限于本说明书中给出的各种实施例。

尽管本文可以使用术语“第一”、“第二”等来描述各种元件,但是这些元件不应受到这些术语的限制。这些术语用于将一个元件与另一个元件区分开。例如,在不脱离实施例的范围的情况下,第一元件可以被称为第二元件,并且类似地,第二元件可以被称为第一元件。如本文所使用的,术语“和/或”包括一个或多个相关联的所列项目的任何和所有组合。

如本文所用,术语“包含”、“包括”、“具有”、“包含”,“含有”等应理解为开放式的,即意指包括但不限于至。

如此处所用,“约”、“大约”、“接近”或“基本上”应通常指给定值或范围的任何近似值,在该范围内,该近似值会根据所属领域的不同而有所变化,并且其范围应与本领域的技术人员所理解的最广泛的说明相一致,以涵盖所有这样的修改和类似的结构。在一些实施例中,通常应指给定值或范围的百分之二十以内,优选为百分之十以内,更优选为百分之五以内。这里给出的数值是近似的,意味着如果没有明确说明,则可以推断出“约”、“大约”、“接近”或“基本上”,或者意味着其他近似值。

现在参考图1。图1是根据本公开的各种实施例的存储器器件100的示意图。为了说明,存储器器件100包括多个参考单元rc和多个感测放大器sa0-sa3。在一些实施例中,感测放大器sa0-sa3被包括在数据输入/输出电路(未示出)中,并且被配置为将参考信号与对应于存储器单元(即,图11至图14中的存储器单元mc)的数据单元信号进行比较,为了确定存储在存储器单元中的位数据的逻辑状态并通过输入/输出数据线(例如,io[0]-io[3])输出结果。例如,在一些实施例中,参考信号被配置为提供参考电流,并且数据单元信号被配置为提供数据单元电流。每个感测放大器sa0-sa3被配置为分别在其两个端子处接收参考电流中的一个和数据单元信号中的一个。当通过感测放大器sa0-sa3中的一个确定一个存储器单元的数据单元电流小于相应的参考电流时,确定该存储器单元中的位数据具有逻辑高状态。相反,当通过感测放大器sa0-sa3中的一个确定一个存储器单元的数据单元电流大于相应的参考电流时,确定该存储器单元中的位数据具有逻辑低状态。

如图1所示,感测放大器sa0-sa3和参考单元rc布置在列column0-column3中。感测放大器sa0-sa3通过参考数据线rbl耦接到参考单元rc。在一些实施例中,参考数据线rbl被称为参考位线,用于将参考电流/电压传输到感测放大器。具体地,每个感测放大器sa0-sa3耦接到列column0-column3中的一个中的参考单元rc中的一个。例如,感测放大器sa0耦接到列column0中的参考单元rc,并且参考单元rc进一步耦接到地。感测放大器sa1-sa3的配置类似于感测放大器sa0的配置。因此,这里省略重复的描述。

为了说明,存储器器件100还包括连接线110。连接线110耦接到每个参考数据线rbl,并且感测放大器sa0-sa3并联耦接在一起。换句话说,参考单元rc彼此并联耦接,并且每个感测放大器sa0-sa3均耦接到所有参考单元rc。

在一些实施例中,感测放大器sa0-sa3中的每个包括耦接至相应参考单元rc的端子以及耦接至一个存储器单元的另一端子。存储器单元被配置为存储具有高逻辑状态(即,逻辑1)或低逻辑状态(即,逻辑0)的数据。基于以上讨论,参考单元rc被耦接在一起,在一些实施例中,参考单元rc被配置为在对应于高逻辑状态的高状态电阻与对应于存储器单元的低逻辑状态的低状态电阻之间具有有效参考电阻。在各种实施例中,有效参考电阻基本上是存储器单元的高态电阻和低态电阻的中值。

在一些方法中,存储器器件包括多个感测放大器,并且每个感测放大器分别耦接至串联或并联连接的多个参考单元(例如4个单元)以产生参考电流。然而,参考的电阻由于制造工艺的变化、磨损程度和其他原因而变化。在一些情况下,参考单元的保留时间约为1秒,这意味着参考单元的电阻和逻辑状态会在1秒后发生变化。因此,每秒对参考单元实行刷新操作。然而,一些参考单元不能被刷新,并且最终电阻和逻辑状态改变。在那种情况下,那些参考单元会导致所有参考单元之间的电阻发生很大的变化,并且这种变化会导致参考电流出现偏差。因此,当感测放大器将数据单元电流与不正确的参考电流进行比较时,经常会读取错误的数据。换句话说,通过一些方法的布置,单个电阻单元的变化会影响参考单元的总电阻。

与一些方法相比,本公开通过将不同列中的所有参考单元耦接在一起来减小由参考单元的变化引起的参考电流的波动。换句话说,每个感测放大器不仅耦接到布置在同一列中的少量参考单元,而且还耦接到与存储器单元中的其他感测放大器耦接的参考单元。因此,参考单元的变化进一步减小。基于本公开的一些实验结果,当多个合并的感测放大器的数量从大约2增加到大约38时,每sigma的参考电流的变化从大约4%减小到大约0.8%。此外,如果处于一种状态当参考单元重新分布(即,具有不正确的电阻值)时,当多个合并的感测放大器的数量从大约2增加到大约38时,每sigma的参考电流的变化从大约28%减小到大约1.5%。借助本公开的配置,显着减小了为感测放大器提供的参考电流的变化。

为了说明的目的给出了图1。本公开的各种实施方式在本公开的预期范围内。例如,在一些实施例中,合并的参考单元/感测放大器的数量大于4,如图2、图6、图9和图11-图14所示。根据实际的实施方式,本领域技术人员可以将本公开内容与不同数量的合并参考单元/感测放大器一起使用。

现在参考图2。图2是根据本公开的各种实施例的存储器器件200的示意图。关于图1的实施例,为了容易理解,对与图2相同的元件标注相同的附图标记。为了简洁起见,省略了在上文中已经详细讨论了类似元件的具体操作。

与图1中的存储器器件100相比,存储器器件200还包括感测放大器sa0-san+1。相对于例如感测放大器sa0-sa3来配置感测放大器sa0-san+1。为了说明,感测放大器sa0-san+1通过连接线110彼此耦接。

如图2所示,参考单元rc还包括多个电阻元件r。例如,电阻元件r彼此串联耦接并且耦接至感测放大器sa0。感测放大器sa1-san+1的配置类似于感测放大器sa0的配置。换句话说,每个感测放大器sa0-san+1在不同列中耦接到电阻元件r。

在一些方法中,每个参考单元中只有一个电阻元件。因此,电阻元件的变化引起参考电流的相应显著波动。相反,利用本公开的配置,多个电阻元件串联耦接,并且电阻元件的串联进一步并联耦接。因此,参考单元中的电阻元件的变化被平均并且进一步减小。

出于说明目的给出了图2的配置。本公开的各种实施方式在本公开的预期范围内。例如,在一些实施例中,在放置感测放大器sa1-san+1的列column1-columnn+1中没有参考单元rc,并且在放置感测放大器sa0的列中的参考单元rc中多个电阻元件r的数量为n+2。换句话说,电阻元件r仅放置在所有列的列column0中。在各种实施例中,存储器器件200中的至少两列包括电阻元件r。

现在参考图3。图3是根据本公开的各种实施例的存储器器件300的示意图。为了容易理解,关于图1至图2的实施例,对与图3相同的元件标注相同的附图标记。

与图2的存储器器件200相比,代替具有基本相同电阻的电阻元件r,电阻元件r包括图3中的电阻元件rh和rl。在一些实施例中,每个电阻元件rh具有对应于存储器单元的高逻辑状态的电阻,并且每个电阻元件rl具有对应于存储器单元的低逻辑状态的电阻。电阻元件rh的电阻高于电阻元件rl的电阻。在一些实施例中,电阻元件rh的数量等于电阻元件rl的数量。

如图3所示,一个电阻元件rh并联耦接在两个电阻元件rl之间。为了说明,一个电阻元件rh和感测放大器sa2布置在同一列中,并且两个电阻元件rl布置在相邻列中。类似地,一个电阻元件rl和感测放大器sa1布置在同一列中,并且两个电阻元件rh布置在相邻列中。换句话说,电阻元件rh和rl交替地布置在列中。在一些实施例中,感测放大器sa0-sa3被分为两组。例如包括感测放大器sa0和sa2以及电阻元件rh的第一组被布置在同一列中。例如包括感测放大器sa1和sa3以及电阻元件rl的第二组布置在同一列中。第一组和第二组感测放大器交替地布置在存储器器件300中。换句话说,第一组感测放大器中的一个插入在第二组感测放大器之间。

出于说明目的给出了图3的配置。本公开的各种实施方式在本公开的预期范围内。例如,在一些实施例中,第一组感测放大器包括感测放大器sa1和sa3,并且第二组感测放大器包括感测放大器sa0和sa2。在各种实施例中,存储器器件300包括多于4列、多于4个感测放大器和多于4个电阻元件。

现在参考图4。图4是根据本公开的各种实施例的存储器器件400的示意图。为了容易理解,关于图1至图3的实施例,对与图4相同的元件标注相同的附图标记。

与图3相比,感测放大器sa0-sa1和电阻元件rh布置在同一列中,并且感测放大器sa2-sa3和电阻元件rl布置在同一列中。换句话说,在一些实施例中,分别包括至少一个电阻元件rh的相邻参考单元与分别包括至少一个电阻元件rl的相邻参考单元并联耦接并布置在相邻参考单元附近。

出于说明目的给出了图4的配置。本公开的各种实施方式在本公开的预期范围内。例如,在一些实施例中,存储器器件400包括多于4列、多于4个感测放大器和多于4个电阻元件。在相邻的电阻元件rh与相邻的电阻元件rl之间交替地配置有电阻元件rh和rl,电阻元件rh的数量与电阻元件rl的数量相同。

现在参考图5。图5是根据本公开的各种实施例的存储器器件500的示意图。为了易于理解,关于图1至图4的实施例,对与图5相同的元件标注相同的附图标记。

与图4相比,代替在每列中布置参考单元,在布置感测放大器sa1-sa2的列中没有参考单元。因此,感测放大器sa0-sa3共享列column0中的电阻元件rh和列column3中的电阻元件rl。

出于说明目的给出了图5的配置。本公开的各种实施方式在本公开的预期范围内。例如,在一些实施例中,电阻元件rl布置在列column2中。电阻元件rh的数量和电阻元件rl的数量相同。

现在参考图6。图6是根据本公开的各种实施例的存储器器件600的示意图。为了易于理解,关于图1至图5的实施例,对与图6相同的元件标注相同的附图标记。

与图4相比,存储器器件600还包括与电阻元件rh和rl耦接的感测放大器sa0-san+1。在存储器器件600中的每一列中布置有一个电阻元件rh或rl。为了说明,存储器器件600还包括区域610-620。区域610中包括一组感测放大器(例如包括感测放大器sa0-sa1),区域620中包括另一组感测放大器(例如包括感测放大器san-san+1)。在一些实施例中,在存储器器件600中包括总共n+2个感测放大器。n是正整数。(n+2)/2数量个感测放大器布置在区域610中,而其余的感测放大器布置在区域620中。

出于说明目的给出了图6的配置。本公开的各种实施方式在本公开的预期范围内。例如,在一些实施例中,每个感测放大器与串联耦接的多个电阻元件布置在一个列中。电阻元件rh的数量和电阻元件rl的数量相同。

现在参考图7。图7是根据本公开的各种实施例的存储器器件700的示意图。为了容易理解,关于图1至图6的实施例,对与图7相同的元件标注相同的附图标记。

与图3相比,每个感测放大器sa0-sa3与至少一个电阻元件rh、至少一个电阻元件rl或它们的组合布置,并且存储器器件700中电阻元件rh的数量等于电阻元件rh中的电阻元件rl的数量。可选地,一些感测放大器sa0-sa3在列中布置有不同数量的电阻元件rh和rl。

在一些实施例中,至少一个电阻元件rh包括多个电阻元件rh,并且至少一个电阻元件rl包括多个电阻元件rl。为了说明,如图6所示,感测放大器sa0和sa1分别与一个电阻元件rh和一个电阻元件rl的组合布置在列中。感测放大器sa2和两个电阻元件rh布置在列column2中。感测放大器sa3和两个电阻元件rl布置在列column3中。因此,在一列中感测放大器sa2比感测放大器sa3配置有更多的电阻元件rh。相反,在一列中感测放大器sa3与感测放大器sa2配置有更多的电阻元件rl。

出于说明目的给出了图7的配置。本公开的各种实施方式在本公开的预期范围内。例如,在一些实施例中,列中布置有两个以上的电阻元件。电阻元件rh的数量和电阻元件rl的数量相同。

现在参考图8。图8是根据本公开的各种实施例的存储器器件800的示意图。为了容易理解,关于图1至图7的实施例,对与图8相同的元件标注相同的附图标记。

与图7相比,代替在每列中具有相同数量的电阻元件,存储器器件800在每列中包括不同数量的电阻元件。如图8所示,在列column0、column2和column3中有两个电阻元件,在列column1中有四个电阻元件。换句话说,在一个列中,感测放大器sa0-sa3中的一个与包括第一数量的电阻元件的一个参考单元布置在一个列中,另一个感测放大器与包括第二数量的电阻元件的另一个参考单元布置在另一列中。第一个数量与第二个数量不同。

出于说明目的给出了图8的配置。本公开的各种实施方式在本公开的预期范围内。例如,在一些实施例中,相对于存储器器件800中的其余感测放大器,多于一个的感测放大器与不同数量的电阻元件布置在列中。电阻元件的数量rh和数量电阻元件rl的数量相同。

现在参考图9。图9是根据本公开的各种实施例的存储器器件900的示意图。为了容易理解,相对于图1至图8的实施例,对与图9相同的元件标注相同的附图标记。

与图5相比,存储器器件900还包括感测放大器sa0-san+1。为了说明,感测放大器sa0还与电阻元件rh和rl的组合布置在同一列中,并且感测放大器san+1还与电阻元件rh和rl的另一组合布置在同一列中。在一些实施例中,存储器器件900中的电阻元件rh的数量等于电阻元件rl的数量。在感测放大器sa0和san+1之间没有电阻元件布置在列中。

出于说明目的给出了图9的配置。本公开的各种实施方式在本公开的预期范围内。例如,在一些实施例中,有四个以上的电阻元件与感测放大器sa0或/和san+1一起布置。电阻元件rh的数量和电阻元件rl的数量相同。

图10a至图10b是根据本公开的各种实施例的电阻元件rh和rl的示意图。为了容易理解,关于图1至图9的实施例,对与图10a至图10b相同的元件标注相同的附图标记。

现在参考图10a。在一些实施例中,电阻元件rl由mram元件实现。mram元件通常基于磁隧道结(mtj)元件。为了说明,电阻元件rl包括钉扎层pl和自由层fl。在一些实施例中,钉扎层pl是指参考单元中的钉扎层部分,而自由层部分是指参考单元中的自由层部分。在一些实施例中,电阻元件rl包括夹在自由层fl和钉扎层pl之间的隧穿势垒层或绝缘体层。自由层fl的磁化自由旋转以指向两个方向中的一个,并使用自旋扭矩传递(stt)进行切换。对于钉扎层pl,使用反铁磁层来固定或钉扎其在特定方向上的磁化。自由层fl耦接到参考数据线rbl,参考数据线rbl在读取或写入操作中为自由层fl提供电压。钉扎层pl耦接到开关器件sw的漏极。

开关器件sw被配置为从电阻元件rl读取或向电阻元件rl写入。开关器件sw的实施例包括金属氧化物半导体(mos)晶体管、mos二极管和/或双极晶体管。开关器件sw的栅极耦接至参考字线wl_ref,参考字线wl_ref激活电阻元件rl以进行读取或写入操作。开关器件sw的源极耦接至源极线sl,当被参考字线wl_ref激活时源极线sl以读取或写入操作中的电压驱动钉扎层pl。

电阻元件rl中的数据由自由层fl相对于钉扎层pl的磁化方向表示。在图10a的实施例中,自由层fl和钉扎层pl的磁化是平行的,并且磁矩具有相同的极性,电阻元件rl的电阻低。通常,这被指定为“0”状态。

在对电阻元件rl的读取操作中,通过测量由电阻元件rl的电阻确定的读取电流ir,来读取存储在电阻元件rl中的数据(即,比特值)。在一些实施例中,通过向参考数据线rbl施加正电压并从参考字线wl_ref导通开关器件sw来产生读取电流ir。

从自由层fl到钉扎层pl的电阻元件rl两端的电压可以由电压vmtj表示。在将电阻元件rl从“0”状态切换到“1”状态的写入操作中,电压vmtj被负偏置,并且通过将源极线sl接地向参考数据线rbl上施加负电压来产生写入电流iw_rl,并在一些实施例中通过参考字线wl_ref激活开关器件sw。当电压vmtj足够负时,足够数量的传导电子可以将角动量传递给自由层fl,以将自由层fl的磁矩切换为与钉扎层pl的磁矩反平行。自由层fl的磁矩变得与钉扎层pl的磁矩反平行,并且电阻元件rl的电阻从低电阻升高到高电阻。

如上所述,读取电流ir和写入电流iw_rl的方向不同。因此,在读取操作期间,在一些实施例中,很难干扰电阻元件rl的状态。

现在参考图10b。为了说明,电阻元件rh也由mtj器件实现。在一些实施例中,自由层fl和钉扎层pl的磁化是反平行的并且磁矩具有不同的极性,电阻元件rh的电阻较高。通常,这被指定为“1”状态。

与图10a的电阻元件rl相比,电阻元件rh具有不同的连接配置。如图10b所示,代替耦接到参考数据线rbl,电阻元件rh的自由层fl耦接到开关器件sw的漏极。电阻元件rh的钉扎层pl耦接到参考数据线rbl。

在对电阻元件rh的读取操作中,通过向参考数据线rbl施加正电压并从参考字线wl_ref导通开关器件sw来产生读取电流ir。因此,如图10b所示,读取电流ir是向上的方向。

在将电阻元件rl从“1”状态切换到“0”状态的写入操作中,跨电阻元件rh的电压vmtj被正偏置,并且通过将源极线sl接地向参考数据线rbl上施加正电压来产生写入电流iw_rh,并在一些实施例中通过参考字线wl_ref激活开关器件sw。在一些实施例中,如图10b所示,从自由层fl到钉扎层pl的写入电流iw_rh是向下的。正vmtj使导电电子从钉扎层pl行进到自由层fl。当电压vmtj足够正时,足够数量的传导电子将角动量传递给自由层fl,以将自由层fl的磁矩切换为与钉扎层pl的磁矩平行。自由层fl的磁矩变得与钉扎层pl的磁矩平行,并且电阻元件rh的电阻从高电阻下降到低电阻。

如上所述,读取电流ir和写入电流iw_rh的方向不同。因此,在读取操作期间,在一些实施例中,难以干扰电阻元件rh的状态。

在一些方法中,具有高电阻(即,对应于高逻辑状态的电阻)的电阻元件具有与图10a所示相同的连接配置。在将电阻元件从“1”状态切换到“0”状态的写操作中,将电压vmtj正偏置,并通过将源极线接地向参考数据线上施加正电压来产生写入电流。因此,写电流是向下的。然而,在读取操作中,产生的读取电流作为图10a的读取电流ir。换句话说,写入电流和读取电流沿相同方向流动。在方法的这种布置中,尽管写入电流和读取电流的幅度水平不同,但是读取电流有时会导致电阻元件在读取操作期间编程。结果,在读取操作中电阻的一些状态被干扰并且电阻元件的变化增加。

相反,利用本公开的配置,读取电流ir和写入电流iw_rh的方向不同。通过利用所谓的“反向连接”方式进行连接,如图10b所示,防止了具有高电阻的电阻元件的读取干扰。因此,与一些方法相比,电阻元件的读取干扰引起的变化要小得多。

出于说明目的给出了图10a至图10b的配置。本公开的各种实施方式在本公开的预期范围内。例如,在一些实施例中,通过将正电压施加到源极线sl并将参考数据线rbl接地来生成iw_rl/iw_rh。

现在参考图11。图11是根据本公开的各种实施例的存储器器件1100的示意图。为了容易理解,关于图1至图10b的实施例,对与图11相同的元件标注相同的附图标记。

如图11所示,存储器器件1100包括多个感测放大器sa0-san+1、多个存储器单元mc、被配置为参考单元的电阻元件rh和rl。感测放大器sa0-san+1通过连接线110彼此耦接。在一些实施例中,例如相对于图1的感测放大器sa0来配置感测放大器sa0-san+1。例如相对于图10a的电阻元件rl来配置电阻元件rl。例如相对于图10b的电阻元件rh来配置电阻元件rh。在一些实施例中,存储器单元mc由mtj器件实现。

为了说明,每个感测放大器sa0-san+1中的一个通过多路复用器mux和数据线bl耦接到一个存储器单元mc。每个存储器单元mc还耦接到开关器件的端子,开关器件具有耦接到用于激活的字线w的栅极。开关器件的另一端子通过源极线和几个开关耦接到地。

如图11所示,电阻元件rh和rl中的每个耦接在多路复用器mux和开关器件sw中的一个之间。电阻元件rh和rl交替布置。具体地,偶数感测放大器(即,感测放大器sa0、san/2、san)与电阻元件rl布置在列中,并且奇数感测放大器(即,感测放大器sa1、san/2+1,san+1)与电阻元件rh布置在列中。换句话说,感测放大器sa0-san+1被分为两组。第一组感测放大器(即,奇数感测放大器)首先通过参考数据线rbl耦接到参考单元中的钉扎层pl,然后通过源极线sl耦接到耦接到地的自由层fl。第二组感测放大器(即,偶数感测放大器)首先通过参考数据线rbl耦接到参考单元中的自由层fl,然后通过源极线sl耦接到耦接到地的钉扎层pl。

出于说明目的给出了图11的配置。本公开的各种实施方式在本公开的预期范围内。例如,在一些实施例中,电阻元件rl和rh随机地布置在列中。在各个实施例中,偶数感测放大器(即,感测放大器sa0、san/2、san)与电阻元件rh布置在列中,而奇数感测放大器(即,感测放大器sa1、san/2+1、san+1)与电阻元件r布置在列中。电阻元件rh的数量和电阻元件rl的数量相同。

现在参考图12。图12是根据本公开的各种实施例的存储器器件1200的示意图。为了容易理解,关于图1至图11的实施例,对与图12相同的元件标注相同的附图标记。

与图12相比,代替电阻元件rh和rl交替布置,将电阻元件rh布置在存储器器件1200的一个区域中的感测放大器sa0-san/2中,并且将电阻元件rl布置在存储器器件1200的另一个区域中的感测放大器san/2-san+1中。

出于说明目的给出了图12的配置。本公开的各种实施方式在本公开的预期范围内。例如,在一些实施例中,插入在感测放大器sa1和san+1之间的一些感测放大器未在列中布置任何电阻元件。电阻元件rh的数量和电阻元件rl的数量相同。

现在参考图13。图13是根据本公开的各种实施例的存储器器件1300的示意为图。了容易理解,关于图1至图12的实施例,对与图13相同的元件标注相同的附图标记。

与图7相比,存储器器件1300中的电阻元件rh和rl包括mtj器件。为了说明,在电阻元件rh和rl串联耦接的情况下,电阻元件rh和rl的钉扎层pl分别耦接到参考数据线rbl和源极线sl,并且电阻元件rh和rl的自由层fl彼此耦接。

在电阻元件rh串联耦接的另一种情况下,布置为更靠近感测放大器san的电阻元件rh的钉扎层pl被耦接到参考数据线rbl。布置为更靠近感测放大器san的电阻元件rh的自由层fl耦接到布置为远离感测放大器san的电阻元件rh的钉扎层pl。

在电阻元件rl串联连接的又一种情况下,布置为更靠近感测放大器san+1的电阻元件rl的自由层fl连接到参考数据线rbl。布置为更靠近感测放大器san+1的电阻元件rl的钉扎层pl耦接到布置为远离感测放大器san+1的电阻元件rl的自由层fl。

出于说明目的给出了图13的配置。本公开的各种实施方式在本公开的预期范围内。例如,在一些实施例中,感测放大器sa0首先被耦接到电阻元件rl的自由层fl和钉扎层pl,然后被耦接到电阻元件rh的钉扎层pl和自由层fl。换句话说,电阻元件rh或rl放置在更靠近感测放大器的位置。电阻元件rh的数量和电阻元件rl的数量相同。

现在参考图14。图14是根据本公开的各种实施例的存储器器件1400的示意图。为了容易理解,关于图1至图13的实施例,与图14相同的元件被标注相同的附图标记。

与图13相比,存储器器件1400还包括感测放大器sa0-san+1,并且电阻元件rh和rl还并联耦接并且布置在一个多路复用器和一个开关器件之间。如图14所示,以与感测放大器sa0布置在同一列中的电阻元件rh和rl为例,一个电阻元件rh和一个电阻元件rl串联耦接,并且还与另一串联电阻元件rh和rl并联耦接。具体地,电阻元件rh的钉扎层并联地耦接到相同的参考数据线rbl,并且电阻元件rl的钉扎层通过开关器件并联地耦接到相同的源极线。

出于说明目的给出了图14的配置。本公开的各种实施方式在本公开的预期范围内。例如,在一些实施例中,感测放大器sa0-san/2与所有电阻元件rl布置在存储器器件1400的一个区域中,并且感测放大器san/2-1-san+1与所有电阻元件rh布置在存储器器件1400的另一个区域中。电阻元件rh的数量和电阻元件rl的数量相同。

现在参考图15。图15是根据本公开的一些实施例的方法1500的流程图。应该理解,可以在图15所示的过程之前、之中和之后提供附加的操作,对于方法的附加实施例,以下描述的一些操作可以被替换或消除。操作/过程的顺序可以互换。贯穿各种视图和说明,相似的参考标号用于指示相似的元件。方法1500包括以下参考图11至图14的存储器器件1100-1400描述的操作1510-1530。

在操作1510中,图11的奇数感测放大器耦接到电阻元件rh中的钉扎层pl(在参考单元中)。如图11所示,电阻元件rh和奇数感测放大器布置在同一列中。

在一些实施例中,方法1500还包括在一个参考单元中串联耦接电阻元件rh的操作,如图13所示。电阻元件rh具有与存储器单元mc的高逻辑状态相对应的电阻。电阻元件rh的第一元件的自由层fl耦接到电阻元件rh的第二元件的钉扎层。与第二元件相比,第一元件布置为更靠近感测放大器sa0-san+1。

在一些实施例中,方法1500还包括在一个参考单元中串联耦接至少一个电阻元件rh和至少一个电阻元件rl的操作,如图13所示。至少一个电阻元件rh的自由层fl耦接到至少一个电阻元件rl的自由层fl。

在操作1520中,图11的偶数感测放大器耦接到电阻元件rl中的自由层fl(在参考单元中)。如图11所示,电阻元件rl和偶数感测放大器被布置在相同的列中。

在一些实施例中,方法1500还包括在一个参考单元中串联耦接电阻元件rl的操作,如图13所示。

在一些实施例中,如图11所示,方法1500还包括在存储器器件1100中交替地布置奇数和偶数感测放大器的操作。

在操作1530中,奇数和偶数感测放大器通过连接线110并联耦接,如图1至图14所示。

出于说明目的给出了图15的配置。本公开的各种实施方式在本公开的预期范围内。例如,在一些实施例中,方法1500还包括在存储器器件的一列中布置一个感测放大器和奇数个电阻元件的操作。存储器器件中的电阻元件rh的数量和电阻元件rl的数量相同。

如上所述,本公开中的存储器器件通过并联耦接参考单元而为参考单元提供了减小的电阻变化。参考单元中具有高电阻的电阻元件的数量和具有低电阻的电阻元件的数量是相同的。此外,通过利用反向连接将感测放大器与包括mtj器件的高阻参考单元耦接,可以避免读取干扰。因此,改善了参考单元的电阻的变化。

在一些实施例中,公开了一种存储器器件。该存储器器件包括多个存储器单元、多个参考单元和多个感测放大器。存储器单元分别耦接到感测放大器的第一输入。参考单元分别耦接到感测放大器的第二输入。参考单元彼此耦接。在一些实施例中,参考单元包括多个第一电阻元件,每个第一电阻元件具有与多个存储器单元的第一逻辑值相对应的第一电阻;以及多个第二电阻元件,每个第二电阻元件具有与存储器单元的第二逻辑值相对应的第二电阻。第一电阻元件的数量等于第二电阻元件的数量。在一些实施例中,感测放大器包括:所述感测放大器的第一组,与所述多个第一电阻元件布置在多个第一列中;以及所述感测放大器的第二组,与所述多个第二电阻元件布置在多个第二列中。感测放大器的所述第一组中的一个插入在所述感测放大器的所述第二组中的两个之间。在一些实施例中,参考单元包括至少一个具有高电阻的第一电阻元件和至少一个具有低电阻的第二电阻元件。感测放大器的第一感测放大器耦接到至少一个第一电阻元件,并且感测放大器的第二感测放大器耦接到至少一个第二电阻元件。在一些实施例中,参考单元包括多个磁性隧道结(mtj)器件。磁性隧道结器件中的至少一个第一器件包括耦接到参考数据线中的一个的钉扎层和耦接到多个源极线中的一个的自由层。在一些实施例中,感测放大器耦接到多列中的一个中的参考单元中的一个。每个参考单元包括至少一个具有高电阻的第一电阻元件、至少一个具有低电阻的第二电阻元件或其组合。在一些实施例中,至少一个第一电阻元件包括多个第一电阻元件。感测放大器的第一感测放大器和第一数量的第一电阻元件布置在列中,感测放大器的第二感测放大器和与第一数量不同的第二数量的第一电阻元件排列在另一列中。在一些实施例中,感测放大器包括:第一感测放大器,与参考单元的第一参考单元布置在第一列中;以及第二感测放大器,与参考单元的第二参考单元布置在第二列中。参考单元的第一参考单元和第二参考单元中包括的电阻元件的数量彼此不同。

还公开了一种存储器器件,包括:多个感测放大器;多个参考单元,彼此并联,其中,每个参考单元与列中的感测放大器中的一个耦接。每个参考单元包括具有与第一逻辑值相对应的高电阻的至少一个第一电阻元件、具有与第二逻辑值相对应的低电阻的至少一个第二电阻元件或它们的组合。在一些实施例中,包括至少一个第一电阻元件的参考单元与包括至少一个第二电阻元件的参考单元的两个参考单元并联耦接并且在两个参考单元之间。在一些实施例中,分别包括至少一个第一电阻元件的相邻参考单元并联耦接并且布置为紧邻分别包括至少一个第二电阻元件的相邻参考单元。在一些实施例中,所述多个参考单元包括被包括在所述至少一个第一电阻元件中的第一数量的第一电阻元件和被包括在所述至少一个第二电阻元件中的第二数量的第二电阻元件,其中所述第一数量等于所述第二数量。在一些实施例中,至少一个第一电阻元件包括通过参考数据线耦接到一个感测放大器的钉扎层和通过源极线耦接到地的自由层。在一些实施例中,至少一个第一电阻元件还包括彼此并联耦接的多个第一电阻元件。每个第一电阻元件包括通过参考数据线耦接到一个感测放大器的钉扎层和通过源极线耦接到地的自由层。在一些实施例中,感测放大器耦接到存储器单元。参考单元的有效电阻对应于与存储器单元的第一逻辑值相对应的第一电阻和与存储器单元的第二逻辑值相对应的第二电阻的中值。

还公开了一种存储器器件,包括多个感测放大器的第一组、感测放大器的第二组、多个第一参考单元和多个第二参考单元。第一参考单元中的钉扎层部分耦接到感测放大器的第一组。第二参考单元中的自由层部分耦接到感测放大器的第二组。在一些实施例中,多个第一电阻元件在一个第一参考单元中串联耦接,其中,第一电阻元件具有与高逻辑状态相对应的电阻。第一电阻元件的第一元件的自由层部分耦接到第一电阻元件的第二元件的钉扎层部分,其中,第一元件布置成比第二元件更靠近感测放大器。在一些实施例中,至少一个第一电阻元件和至少一个第二电阻元件串联耦接在一个第一参考单元中,其中,至少一个第一电阻元件具有与高逻辑状态相对应的电阻,并且至少一个第二电阻元件具有与低逻辑状态相对应的电阻。至少一个第一电阻元件的自由层部分耦接到至少一个第二电阻元件的自由层部分。在一些实施例中,感测放大器的第一组和第二组中的感测放大器被交替地布置在存储器器件中。

上述概述了几个实施例的特征,以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解,他们可以容易地使用本公开作为设计或修改用于实现本文所先容的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到,此类等效结构不背离本发明的精神和范围,并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。

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